DSP48A1 Xilinx IPコンパチブルRTL

DSP48A1_Compatible_RTL.zip

Xilinx DSP48A1 IP Compatible RTL（Verilog-HDL)

Xilinx DSP48A1 IPにコンパチブルなRTLデータです。
RTL：Verilog-HDL形式

モジュール名（ファイル名）は DSP48A1_ｍ（DSP48A1_ｍ.v）としています。
機能の切り替えはParameterで設定するようになっています。

XilinxのFPGAで設計したデータを他社のFPGAにマイグレーションするときに有用です。

ダウンロードデータはzip形式ファイルです。
内部は
Verilogソースファイルと
XilinxのDSP48A1 IPのユーザーガイド文書の2ファイルで構成されています。

また、データのダウンロードはデータ化け等を防ぐため、必ずPCからお願いします。

他の演算IP回路のご要望がありましたら、お知らせください。
ご要望に従って用意させていただきます。

また、データをダウンロードした方は以下の使用許諾契約に合意したものとします。
購入後に使用許諾契約を締結させていただきます。

第１条 目的
本使用許諾契約の目的は乙が甲にIPモジュールを販売する際に甲及び乙が履行すべき事項を定めるものとします。

第２条 対象
本使用許諾契約は乙が甲に販売する当該IPモジュールを対象とします。

第３条 使用権
甲は乙から販売されたIPモジュールについて、非独占的に使用する権利を有します。

第４条 再販売の禁止
甲は、いかなる事情においても、乙が提供した仕様書、ソースコード等を第三者に販売してはならないものとします。

第５条 機密保持
甲は乙の提供する情報を第三者に開示することはできません。ただし、既に公知の情報や甲が所有していた情報についてはこの限りではないものとします。

第６条 保証
乙は、本IPモジュールが特定の用途に完全に適合することを保証するものではありません。

第７条 知的財産権
本IPモジュールに関するすべての知的財産権は乙に帰属します。

第８条 契約の解除
甲又は乙が契約の定めに違反したとき、相手方への文書による通知により契約を解除できます。

第９条 契約の期間
本契約の期間は契約日から１年間ですが、契約終了日の１ヶ月前までに申し出がなければ自動的に更新されます。

第１０条 協議
本契約に明記されていない事項について疑義や問題が生じた場合、双方で協議し解決を図ることとします。

以上
ぜひ、この機会にDSP48A1 Xilinx IPコンパチブルRTLをご活用ください！